W jaki sposób można zmniejszyć ryzyko uszkodzenia układu scalonego typu CMOS przez wyładowanie elektrostatyczne podczas jego wlutowywania ?

Wyjaśnienie

Układy CMOS mają wejścia wykonane na tranzystorach MOS, a ich bramki są odizolowane bardzo cienką warstwą tlenku. To daje dużą rezystancję wejściową, ale też sporą wrażliwość na ESD, czyli wyładowania elektrostatyczne. Ładunek zgromadzony na człowieku może mieć napięcie rzędu kilku kV, nawet jeśli nic nie poczujemy. Dla scalaka to czasem wystarczy, żeby przebić strukturę wejściową albo osłabić ją tak, że układ padnie dopiero po jakimś czasie. Założenie opaski uziemiającej na rękę wyrównuje potencjał ciała z potencjałem stanowiska pracy i płytki. W praktyce opaska powinna być podłączona do punktu ESD przez rezystor ochronny, często około 1 MΩ, a stanowisko najlepiej uzupełnić matą antystatyczną, uziemioną lutownicą i opakowaniami ESD. Takie zasady wynikają z dobrych praktyk branżowych, np. IEC 61340-5-1 / PN-EN 61340-5-1 oraz ANSI/ESD S20.20. Moim zdaniem to jedna z tych prostych czynności, które mocno zmniejszają liczbę dziwnych, trudnych do wykrycia uszkodzeń. Samo poprawne lutowanie to nie tylko temperatura grota i cyna, ale też kontrola ładunków elektrostatycznych wokół elementu.